Рубрики

ВОРОТА | GATE-CS-2004 | Вопрос 47

Рассмотрим систему с двухуровневой схемой пейджинга, в которой обычный доступ к памяти занимает 150 наносекунд, а обслуживание сбоя страницы занимает 8 миллисекунд. Средняя инструкция занимает 100 наносекунд процессорного времени и два обращения к памяти. Коэффициент попадания в TLB составляет 90%, а частота отказов страницы — один на каждые 10 000 инструкций. Каково эффективное среднее время выполнения инструкции?
(А) 645 наносекунд
(B) 1050 наносекунд
(С) 1215 наносекунд
(D) 1230 наносекунд

Ответ: (D)
Объяснение: Обратите внимание, что частота отказов страницы составляет одну страницу на 10 000 инструкций. Поскольку для каждой инструкции существует два обращения к памяти, нам необходимо двойное время преобразования адреса для среднего времени выполнения инструкции. Кроме того, есть доступ к 2-страничной таблице, если произошла ошибка TLB. TLB-доступ принят за 0.

Следовательно,

Среднее время выполнения инструкции = среднее время выполнения ЦП + среднее время получения данных (операнды инструкции из памяти для каждой инструкции)

Рекомендуемые посты:

ВОРОТА | GATE-CS-2004 | Вопрос 47

0.00 (0%) 0 votes