ВОРОТА | GATE-CS-2005 | Вопрос 68

01.01.2020GATE

5-ступенчатый конвейерный процессор имеет следующую последовательность этапов:

IF — Instruction fetch from instruction memory, RD — Instruction decode and register read, EX — Execute: ALU operation for data and address computation, MA — Data memory access - for write access, the register read at RD stage is used, WB — Register write back. Consider the following sequence of instructions: I1 : L R0, 1oc1; R0

What is the number of clock cycles taken to complete the above sequence of instructions starting from the fetch of I1 ?
(A) 8
(B) 10
(C) 12
(D) 15

Answer: (A)
Explanation:
If we use operand forwarding from memory stage :

	T1	T2	T3	T4	T5	T6	T7	T8
l1	IF	RD	EX	MA	WB
l2		IF	RD		EX	MA	WB
l3			IF		RD	EX	MA	WB

Если мы не используем пересылку операндов:

	T1	T2	T3	T4	T5	T6	T7	T8	T9	T10	T11
l1	IF	RD	EX	MA	WB
l2		IF			RD	EX	MA	WB
l3					IF			RD	EX	MA	WB

Таким образом, тактовые циклы = 8/11
Так как 11 не в опции. Итак, тактовые циклы = 8.

Таким образом, вариант (А) является правильным.

Пожалуйста, прокомментируйте ниже, если вы найдете что-то не так в вышеуказанном посте.
Тест на этот вопрос

Рекомендуемые посты:

ВОРОТА | GATE-CS-2005 | Вопрос 68

0.00 (0%) 0 votes